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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.1
- 수록면
- 124 - 129 (6page)
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PPS 구조가 삽입된 N형 실리콘 제어 정류기 소자를 마이크로 칩의 고전압 I/O 응용을 위해 연구하였다. 종래의 NSCR_PPS_Std표준소자는 매우 낮은 스냅백 홀딩 전압을 갖는 전형적인 SCR 특성을 가지고 있어 정상적인 동작 동안 래치업 문제가 나타나는것으로 보고되고 있다. 그러나 본 연구에서 제안하는 CPS 및 부분적으로 형성된 P-Well(PPW) 구조를 갖는 변형된NSCR_PPS_CPS_PPW 소자는 높은 래치업 면역과 트리거링 전압의 조절이 용이한 안정한 ESD 보호 성능을 나타내어 고전압 동작용 마이크로 칩의 정전기보호 소자로 적용 가능함을 확인하였다.
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참고문헌 (14)
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A. Chatterjee. / 1991 / A low-voltage triggering SCR for on-chip ESD protection at output and input pads / IEEE Electron Device Lett 12 : 21 ~ 22
B. C. Jeon. / 2002 / ESD characterization of grounded-gate NMOS with 0. 35um/18V technology employing transmission line pulser(TLP)test / in Proc. EOS/ESD Symp. : 362 ~ 372
C. H. Lai. / 2004 / A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad / IEEE Electron Device Lett 25 : 328 ~ 330
G. Bosselli. / 1999 / Investigations on double diffused MOS(DMOS)transistors under ESD zap conditions / in Proc. EOS/ESD Symp. : 11 ~ 18
J. H. Lee. / 2002 / Novel ESD protection structure with embedded SCRLDMOS for smart power technology / in Proc. IEEE 40-th Annual Int. Reliab. Phys. Symp. : 156 ~ 161
B. C. Jeon. / 2002 / ESD characterization of grounded-gate NMOS with 0. 35um/18V technology employing transmission line pulser(TLP)test / in Proc. EOS/ESD Symp. : 362 ~ 372
C. H. Lai. / 2004 / A novel gate coupled SCR ESD protection structure with high latchup immunity for high-speed I/O pad / IEEE Electron Device Lett 25 : 328 ~ 330
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J. H. Lee. / 2002 / Novel ESD protection structure with embedded SCRLDMOS for smart power technology / in Proc. IEEE 40-th Annual Int. Reliab. Phys. Symp. : 156 ~ 161
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