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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.1
- 수록면
- 37 - 41 (5page)
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Cu 본딩을 이용한 웨이퍼 레벨 적층 기술은 고밀도 DRAM 이나 고성능 Logic 소자 적층 또는 이종소자 적층의 핵심 기술로 매우 중요시 되고 있다. Cu 본딩 공정을 최적화하기 위해서는 Cu chemical mechanical polishing(CMP)공정 개발이 필수적이며, 본딩층 평탄화를 위한 중요한 핵심 기술이라 하겠다. 특히 Logic 소자 응용에서는 ultra low-k 유전체와 호환성이 좋은 Ti barrier를 선호하는데, Ti barrier는 전기화학적으로 Cu CMP 슬러리에 영향을 받는 경우가 많다. 본 연구에서는 웨이퍼 레벨 Cu 본딩 기술을 위한 Ti/Cu 배선 구조의 Cu CMP 공정 기술을 연구하였다. 다마싱(damascene) 공정으로 Cu CMP 웨이퍼 시편을 제작하였고, 두 종류의 슬러리를 비교 분석 하였다. Cu 연마율(removal rate)과 슬러리에 대한 SiO2와 Ti barrier의 선택비(selectivity)를 측정하였으며, 라인 폭과 금속 패턴 밀도에 대한 Cu dishing과 oxide erosion을 평가하였다.
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참고문헌 (12)
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C. H. Seah / 2005 / Impact of electroplated copper thickness on copper CMP and Cu/CoralTM BEOL integration / Microelectronic Engineering 81 : 66 ~
F. Zhao / 2007 / Evaluation of Cu CMP Barrier Slurries for Ultra Low-k dielectric film (k~2.4) for 45nm technology / Proc. International Conference on Planarization/CMP Technology
J. Vaes / 2007 / CMP of a Ru based layer in an advanced Cu lowk stack / Proc. International Conference on Planarization/CMP Technology
K. Gottfried / 2006 / Cu/barrier CMP on porous low-k based interconnect schemes / Microelectronic Engineering 83 : 2218 ~
S. Balakumar / 2004 / Peeling and delamination in Cu/SilK process during Cu-CMP / Thin Solid Films 462 : 161 ~
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J. Vaes / 2007 / CMP of a Ru based layer in an advanced Cu lowk stack / Proc. International Conference on Planarization/CMP Technology
K. Gottfried / 2006 / Cu/barrier CMP on porous low-k based interconnect schemes / Microelectronic Engineering 83 : 2218 ~
S. Balakumar / 2004 / Peeling and delamination in Cu/SilK process during Cu-CMP / Thin Solid Films 462 : 161 ~
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