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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2014.1
- 수록면
- 117 - 123 (7page)
이용수
초록· 키워드
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써멀비아나 수직 배선으로 사용하기 위한 Cu 관통비아를 열린 비아 hole의 top-down filling 도금공정과bottom-up filling 도금공정으로 형성 후 미세구조를 관찰하였다. 직류도금전류를 인가하면서 열린 비아 홀 내를 top-downfilling 도금하거나 bottom-up filling 도금함으로써 내부기공이 없는 건전한 Cu 관통비아를 형성하는 것이 가능하였다. 열린 비아 홀의 top-down filling 공정에서는 Cu filling 도금 후 시편의 윗면과 밑면에서 과도금된 Cu 층을 제거하기 위한chemical-mechanical polishing(CMP) 공정이 요구되는데 비해, 열린 비아 홀의 bottom-up filling 공정에서는 과도금된 Cu층을 제거하기 위한 CMP 공정이 시편 윗면에서만 요구되는 장점이 있었다.
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참고문헌 (21)
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/ / Wikipedia
A. Rahman / 2001 / Thermal Analysis of Three-dimensional (3-D) Integrated Circuits (ICs) / Proc. International Interconnect Technology Conference : 157 ~
C. G. Hwang / 2002 / Semiconductor Memories for IT”, Proc. 2002 IEEE International Solid-State Circuits Conference - Visuals Supplement 2002 to the Digest of Technical Papers / IE
C. Ryu / 2007 / Suppression of power/ground inductive impedance and simultaneous switching noise using silicon through-via in a 3-D stacked chip package / IEEE MICROWAVE AND
K. Y. Lee / 2007 / Electrical Characteristics of the Three-Dimensional Interconnection Struc-ture for the Chip Stack Package with Cu through Vias / J. Electron. Mater. 36 (2
A. Rahman / 2001 / Thermal Analysis of Three-dimensional (3-D) Integrated Circuits (ICs) / Proc. International Interconnect Technology Conference : 157 ~
C. G. Hwang / 2002 / Semiconductor Memories for IT”, Proc. 2002 IEEE International Solid-State Circuits Conference - Visuals Supplement 2002 to the Digest of Technical Papers / IE
C. Ryu / 2007 / Suppression of power/ground inductive impedance and simultaneous switching noise using silicon through-via in a 3-D stacked chip package / IEEE MICROWAVE AND
K. Y. Lee / 2007 / Electrical Characteristics of the Three-Dimensional Interconnection Struc-ture for the Chip Stack Package with Cu through Vias / J. Electron. Mater. 36 (2
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