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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.1
- 수록면
- 71 - 74 (4page)
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본 연구에서는 웨이퍼 레벨 적층 과정에서 발생하는 웨이퍼 오정렬(misalignment) 현상과 웨이퍼 휘어짐(warpage)과의 관계에 대해서 조사하였다. 0.5 μm 두께의 구리 박막 증착을 통해 최대 45 μm의 휨 크기(bow height)를갖는 웨이퍼를 제작하였으며, 이 휘어진 웨이퍼와 일반 웨이퍼를 본딩하였을 때 6~15 μm 정도의 정렬 오차가 발생하였다. 이는 약 5 μm의 웨이퍼 확장(expansion)과 약 10 μm의 미끄러짐(slip)의 복합 거동으로 설명할 수 있으며, 웨이퍼 휘어짐의 경우 확장 오정렬보다 본딩 과정에서의 미끄러짐 오정렬에 주로 기여하는 것으로 보인다.
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참고문헌 (6)
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A. H. Abdelnaby / 2013 / Numerical simulation of silicon wafer warpage due to thin film residual stresses / IEEE Workshop on Microelectronics and Electron Devices (WMED) : 9 ~
S. H. Lee / 2011 / Wafer-to-Wafer Alignment for Three-Dimensional Integration: A Review” / J. Microelectromech. Syst 20 (4) : 885 ~
Y. Kim / 2012 / Wafer warpage analysis of stacked wafers for 3D integration / Microelectronics Engineering 89 : 46 ~
Y. S. Tang / 2012 / Wafer-level Cu- Cu bonding technology / Microelectronics Reliability 52 (2) : 312 ~
강성근 / 2012 / Fabrication and Challenges of Cu-to-Cu Wafer Bonding / 마이크로전자 및 패키징학회지 19 (2) : 29 ~ 33
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강성근 / 2012 / Fabrication and Challenges of Cu-to-Cu Wafer Bonding / 마이크로전자 및 패키징학회지 19 (2) : 29 ~ 33
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