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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.1
- 수록면
- 19 - 25 (7page)
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현대 전자 산업에서Cu/Low-K공정의 도입을 통해 반도체 칩의 소형화 및 전기적 성능 향상이 가능해졌으나, Cu/Low-K는 기존의 반도체 제조 공정에 사용된 물질에 비해 물리적으로 매우 취약해진 단점을 가지고 있어 칩 제조 공정 과 패키지 공정에서 많은 문제를 유발하고 있다. 특히, 온도 사이클 후, Cu 층과 Low-K 유전층 사이의 박리현상은 주요 불량 현상의 하나이다. Cu/Low-K층은 플립 칩 패드의 상부에 위치하기 때문에 플립 칩이 받는 스트레스가 직접적으로 Cu/Low-K 층에 영향을 주고 있다. 이런 문제를 해결하기 위한 언더필 공정이나 언더필 물질의 개선이 필요하게 되었고 특히, 플립 칩에 대한 스트레스를 줄이고 솔더 범프를 보호하기 위한 언더필의 선택이 중요하게 되었다. 90 nm Cu/Low-K 플립 칩 패키지의 온도 사이클 후 발생한 박리 문제를 적합한 언더필 선택을 통해 해결하였다.
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참고문헌 (11)
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C. -H. Yu / 2003 / Thermal Cycling Analysis of Flip-Chip BGA Solder Joints(in Kor.) / J. Microelectron. Packag. Soc 10 (1) : 45 ~
J. H. Lau / 2002 / Effects of Build-Up Printed Circuit Board Thickness on the Solder Joint Reliability of a Wafer Level Chip Scale Package (WLCSP) / IEEE Trans. Comp. Packag
K. Buchanan / 2002 / The Evolution of Interconnect Technology for Silicon Integrated Circuitry / Proc. 2002 GaAs MANTECH Conference
L. L. Mercado / 2003 / Analysis of Flip-Chip Packaging Challenges on Copper/Low-K Interconnects / IEEE Trans. Device Mat. Reliab 3 (4) : 111 ~
L. T. Manzione / 1990 / Plastic packaging of Microelectronic Devices / Van Nostrand Reinhold
J. H. Lau / 2002 / Effects of Build-Up Printed Circuit Board Thickness on the Solder Joint Reliability of a Wafer Level Chip Scale Package (WLCSP) / IEEE Trans. Comp. Packag
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L. L. Mercado / 2003 / Analysis of Flip-Chip Packaging Challenges on Copper/Low-K Interconnects / IEEE Trans. Device Mat. Reliab 3 (4) : 111 ~
L. T. Manzione / 1990 / Plastic packaging of Microelectronic Devices / Van Nostrand Reinhold
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