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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.1
- 수록면
- 71 - 78 (8page)
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본 논문은 기존의 미세화 경향에 대한bumpless through-silicon via (TSV)를 적용한 웨이퍼 레벨3차원 적층기술과 그 장점에 대해 소개한다. 3차원 적층을 위한 박막화 공정, 본딩 공정, TSV 공정별로 문제점과 그 해결책에 대해자세히 설명하며, 특히 10 μm 이하로 박막화한 로직 디바이스의 특성 변화에 대한 결과를 보고한다. 웨이퍼 박막화 공정에서는 기계적 강도 변동 요인, 금속 불순물에 대한 gettering 대책에 대해 논의되며, 본딩 공정에서는 웨이퍼의 두께 균일도를 높이기 위한 방법에 대해 설명한다. TSV형성 공정에서는 누설 전류 발생 원인과 개선 방법을 소개한다. 마지막으로 본 기술을 적용한 3차원 디바이스에 대한 roadmap에 관해 논의할 것이다.
목차
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참고문헌 (21)
참고문헌 신청
C. C. Liu / 2005 / Bridging the Processor-Memory Performance Gap with 3D IC Technology / IEEE Design and Test of Computers 22 (6) : 556 ~
C. W. Kaanta / 1991 / Dual Damascene: A ULSI Wiring Technology / Proc. 8th International IEEE VLSI Multilevel Interconnection Conference : 144 ~
D. Velenis / 2009 / Impact of 3D Design Choices on Manufacturing Cost / Proc. IEEE International Conference on 3D System Integration
F. Laermer / 1994 / U.S. Patent No. 5,501,893
H. -S. Wong / 2002 / Beyond the Conventional Transistor / IBM Journal of Research and Development 46 (2) : 133 ~
C. W. Kaanta / 1991 / Dual Damascene: A ULSI Wiring Technology / Proc. 8th International IEEE VLSI Multilevel Interconnection Conference : 144 ~
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H. -S. Wong / 2002 / Beyond the Conventional Transistor / IBM Journal of Research and Development 46 (2) : 133 ~
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