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학술저널
저자정보
Dong-Ik Jeon (Hanyang University) Kwang-Soo Han (University of California) Ki-Seok Chung (Hanyang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.17 No.5
발행연도
2017.10
수록면
577 - 583 (7page)
DOI
10.5573/JSTS.2017.17.5.577

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Reducing power consumption in a processor using multiple supply voltages is commonly adopted in mobile embedded systems. Level shifters are crucial components in such systems to interface two modules operating with different supply voltage levels. In this paper, we propose two low power and high performance level-up shifters called dual step level-up shifter (DSLS) and stacked dual step level-up shifter (SDSLS). DSLS has a dual step buffer structure to improve the speed and the circuit size over conventional level-up shifters as well as power consumption by avoiding contention. SDSLS is proposed to improve DSLS further for low power consumption by utilizing transistor stacking. By selectively using these two level-up shifters according to the difference between high and low supply voltages, delay is reduced by up to 79.0% and power consumption is reduced by up to 50.2%.
#Level shifter #multi-V< #SUB> #DD< #/SUB> #power gating

목차

Abstract
I. INTRODUCTION
II. RELATED WORKS
III. PROPOSED LEVEL-UP SHIFTERS
IV. SIMULATION RESULTS
V. CONCLUSION
REFERENCES

참고문헌 (5)

참고문헌 신청
Ariantha P. Chandrakasan, et al, “Minimizing Power Consumption in Digital CMOS Circuits,” Proceedings of the IEEE, Vol.83, pp.498-523, 1995. Sarvesh H. Kulkarni, et al, “Power Distribution Techniques for Dual VDD Circuits,” Asia and South Pacific Design Automation Conference, 2006, ASP-DAC 2006, pp.838-843, 2006 Neil H.E. Weste, et al, “CMOS VLSI design: A Circuits and Systems Perspective,” Addison Wesley. google schola Canh Q. Tran, et al, “Low-power High-speed Level Shifter Design for Block-level Dynamic Voltage Scaling Environment,” IEEE International Conference on Integrated Circuit Design and Technology, 2005, ICICDT, pp.229-232, 2005. Siva Narendra, et al, “Scaling of stack effect and its application for leakage reduction,” International Symposium on Low Power Electronics and Design, 2001, ISLPED, pp.195-200, 2001.

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