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Inhee Lee (University of Michigan) Ye-Sheng Kuo Pat Pannuto (University of Michigan) Gyouho Kim (University of Michigan) Zhiyoong Foo (CubeWorks) Ben Kempke (University of Michigan) Seokhyeon Jeong (University of Michigan) Yejoong Kim (University of Michigan) Prabal Dutta (University of Michigan) David Blaauw (University of Michigan) Yoonmyung Lee (Sungkyunkwan University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.6
발행연도
2016.12
수록면
745 - 753 (9page)

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This paper presents a fully synthesizable low power interconnect bus for millimeter-scale wireless sensor nodes. A segmented ring bus topology minimizes the required chip real estate with low input/output pad count for ultra-small form factors. By avoiding the conventional open drain-based solution, the bus can be fully synthesizable. Low power is achieved by obviating a need for local oscillators in member nodes. Also, aggressive power gating allows low-power standby mode with only 53 gates powered on. An integrated wakeup scheme is compatible with a power management unit that has nW standby mode. A 3-module system including the bus is fabricated in a 180 nm process. The entire system consumes 8 nW in standby mode, and the bus achieves 17.5 pJ/bit/chip.
#Wireless sensor node #IoT #data bus #interconnect #low power

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. CONVENTIONAL SERIAL BUSES
Ⅲ. CIRCUIT DESCRIPTION
Ⅳ. MEASUREMENT RESULTS
Ⅳ. CONCLUSION
REFERENCES

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