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논문 기본 정보

자료유형
학술저널
저자정보
유상현 (한국외국어대학교) 조경순 (한국외국어대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제53권 제12호 (통권 제469호)
발행연도
2016.12
수록면
50 - 56 (7page)

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이 논문은 UHD 영상을 지원하는 멀티 디코더 용 인트라 예측 회로의 구조와 설계를 제안하고 있다. 제안된 회로는 가장 최신의 비디오 압축 표준인 HEVC뿐만 아니라 H.264도 지원한다. 이 회로는 기본적인 인트라 예측 기능이외에 추가적으로 H.264 표준에 정의되어 있는 참조 샘플 필터 연산과 HEVC 표준에 정의되어 있는 약한 참조 샘플 필터 및 강한 참조 샘플 필터 연산을 처리하는 기능도 갖고 있다. 공통적인 연산부와 내부 저장소를 공유함으로써 회로의 크기를 감소시켰으며, 병렬 연산을 통하여 성능을 향상시켰다. 제안된 회로는 Verilog HDL(Hardware Description Language)을 이용하여 RTL(Register Transfer Level)로 기술하였으며, Cadence의 NC-Verilog를 이용하여 기능을 검증하였다. RTL 회로를 Synopsys의 Design Compiler 및 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 합성된 게이트 수준 회로는 69,694개의 게이트로 구성되며, 최대 동작주파수 157MHz에서 4K-UHD HEVC 영상을 초당 100 ~ 280 프레임의 속도로 처리한다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. H.264와 HEVC의 인트라 예측 방법
Ⅲ. HEVC/H.264 통합 인트라 예측 회로
Ⅳ. 실험 결과
Ⅴ. 결론
REFERENCES

참고문헌 (9)

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