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이 논문의 연구 히스토리 (2)
2013
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본 논문에서는 인덕터의 흐르는 전류를 감지하여 출력 전압을 일정하게 유지시키는 Peak Current-mode 방식의 DC-DC Buck Converter를 제안하고, 소신호 모델링에 기초하여 Power Stage 설계 방법과 시스템의 안정도를 설계하는 방법을 제안한다. 또한, dc-dc 컨버터의 신뢰성과 성능을 향상시키기 위해 보호회로를 추가하였다. 그리고 정전기 방지를 위하여 ESD 보호회로를 제안하였다. 제안된 보호회로는 게이트-기판 바이어싱 기술을 이용하여 낮은 트리거 전압을 구현하였다. 시뮬레이션 결과는 일반적인 ggNMOS의 트리거 전압(8.2V) 에 비해 고안된 소자의 트리거 전압은 4.1V 으로 더 낮은 트리거 전압 특성을 나타냈다. 본 논문에서 제안하는 회로의 시뮬레이션은 0.35um BCB 공정 파라미터를 이용하였고, Mathworks 사의 Mathlab과 Synopsys 사의 HSPICE 프로그램을 사용하여 검증하였다.
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1. [학술대회논문] - CHEN Xiao-fei / 2008 / System modeling and stability design for peak current-mode buck power converter / The IEEE INDIN : 933 ~ 938
2. [학술지(정기간행물)] - Hiroki SAKURAI / 2005 / Analysis and Design of a Current-Mode PWM Buck Converter Adopting the Output-Voltage Independent Second-Order Slope Compensation Scheme / IEICE TRANS. Fundamentals 88 (2) : 490 ~ 497
3. [학술대회논문] - H. Gossner / 2004 / ESD protection for the deep sub-micron regime – A challenge for design methodology / Proc. International Conference : 809 ~ 818
4. [학술대회논문] - M. D. Ker / 2001 / ESD protection design in a 0. 18μm salicide CMOS technology by using substrate-triggered technique / IEEE Int Symp Cir Sys : 754 ~ 757
2. [학술지(정기간행물)] - Hiroki SAKURAI / 2005 / Analysis and Design of a Current-Mode PWM Buck Converter Adopting the Output-Voltage Independent Second-Order Slope Compensation Scheme / IEICE TRANS. Fundamentals 88 (2) : 490 ~ 497
3. [학술대회논문] - H. Gossner / 2004 / ESD protection for the deep sub-micron regime – A challenge for design methodology / Proc. International Conference : 809 ~ 818
4. [학술대회논문] - M. D. Ker / 2001 / ESD protection design in a 0. 18μm salicide CMOS technology by using substrate-triggered technique / IEEE Int Symp Cir Sys : 754 ~ 757
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