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최근 주파수 합성기는 협대역으로 설계를 하거나 광대역 주파수 합성기의 경우 이중루프구조로 설계하여 위상잡음을 줄이는 방식을 사용하고 있다. 그러나 이중루프구조의 주파수 합성기는 전압제어발진기의 중심주파수 불일치와 추가적인 루프를 필요로 하는 단점을 가지고 있다. 본 논문에서는 800Mhz ~ 3Ghz를 지원하는 새로운 구조의 단일루프 형태의 다중제어 광대역 주파수 합성기를 제안한다. 본 논문의 주파수 합성기의 전압제어발진기는 Coarse 제어 전압과 Fine제어전압을 고정되며, 최종적으로 낮은 Kvco를 가지게 된다. 주파수 합성기의 모의실험은 UMC 0.11㎛ 공정에서 검증하였으며, 제안된 주파수 합성기는 다양한 응용분야에 사용될 수 있을 것으로 기대된다.
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Gwon Won-Ok / high-speed serial transceiver built-in FPGA technology trends / Weekly Technology Trends 1110:16~24
ElKader, S.A. / 2009 / A 10 GHz Ring VCO Using a Wide Range Delay Cell Architecture / Microelectronics (ICM), International Conference on
Maneatis, J. G / 1996 / Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques / Solid-State Circuits, IEEE Journal of
P.Dudek / 2000 / Ahigh-resolution CMOS time-to-digital converterutilizing a Vernier delay line / IEEE J. Solid-State Circuits 35(2):240~247
Marcel J.M. / Pelgrom, Analog-to-Digital Conversion / Springer :304
ElKader, S.A. / 2009 / A 10 GHz Ring VCO Using a Wide Range Delay Cell Architecture / Microelectronics (ICM), International Conference on
Maneatis, J. G / 1996 / Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques / Solid-State Circuits, IEEE Journal of
P.Dudek / 2000 / Ahigh-resolution CMOS time-to-digital converterutilizing a Vernier delay line / IEEE J. Solid-State Circuits 35(2):240~247
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