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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.12
- 수록면
- 304 - 309 (6page)
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최근 디스플레이의 해상도가 높아짐에 따라 그래픽 하드웨어가 처리해야할 데이터량과 연산량이 증가 하고 있다. 특히 레스터라이저의 데이터 처리량이 크게 증가 하고 있다. 본 논문은 높은 해상도의 많은 데이터를 빠르게 처리하기 위하여 레스터라이저를 병렬로 설계 하였다. 본 논문은 레스터라이저의 병렬화를 용이하게 하기 위하여 기존 보간 단계에서 사용하는 Bilinear 알고리즘[1] 대신 삼각형의 무게중심 좌표와 넓이를 이용하는 알고리즘을 사용하였다. 설계한 레스터라이저를 FPGA 환경에서 구현하여 기존 레스터라이저와 비교 검증 하였다. 기존 레스터라이저와 비교 결과 성능이 약 50퍼센트 상승 하였다.
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참고문헌 (4)
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1. [학술대회논문] - Gribbon, K.T / 2004 / A novel approach to real-time bilinear interpolation, Electronic Design, Test and Applications / DELTA 2004. Second IEEE International Workshop on : 126 ~ 131
2. [학술대회논문] - Dool-Bong Jeon / 2007 / A design of a 3D graphics rasterizer with a culling and clipping / TENCON 2007 - 2007 IEEE Region 10 Conference : 1 ~ 4
3. [학술대회논문] - Kyungsu Kim / 2008 / Seonghyun Cho; Seongmo Park, Implementation of 3D graphics accelerator using full pipeline scheme on FPGA / SoC Design Conference, 2008. ISOCC '08. International : II-97 ~ II-100
4. [단행본] - 남병규 / 2010 / Mobile 3D Graphics SoC: From Algorithm to Chip / Wiley : 150 ~
2. [학술대회논문] - Dool-Bong Jeon / 2007 / A design of a 3D graphics rasterizer with a culling and clipping / TENCON 2007 - 2007 IEEE Region 10 Conference : 1 ~ 4
3. [학술대회논문] - Kyungsu Kim / 2008 / Seonghyun Cho; Seongmo Park, Implementation of 3D graphics accelerator using full pipeline scheme on FPGA / SoC Design Conference, 2008. ISOCC '08. International : II-97 ~ II-100
4. [단행본] - 남병규 / 2010 / Mobile 3D Graphics SoC: From Algorithm to Chip / Wiley : 150 ~
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