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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.12
- 수록면
- 322 - 327 (6page)
이용수
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본 논문은 이진 위상-주파수 검출기와 카운터를 사용한 새로운 위상-디지털 변환기 구조의 디지털 위상 고정 루프 회로를 제안하였다. 제안한 디지털 위상 고정 루프 회로는 위상-디지털 변환기, 디지털 루프, 디지털 제어 발진기(DCO)로 구성되어 있다. 제안된 위상-디지털 변환기 구조는 일반적인 시간-디지털 변환기(TDC)를 사용하지 않고, 이진 위상 주파수 검출기와 카운터를 사용함으로써 단순한 구조와 적은 면적으로 소비전력을 감소하는 장점을 갖는다. CMOS 0.18um 공정을 사용하여 1.0GHz에서 2.2GHz에 동작하는 디지털 위상 고정 루프 회로를 설계하였고 칩 면적은 0.096mm²을 차지한다. 시뮬레이션 결과 전력소비는 1.65GHz 동작시 16.2mW로 나타났다.
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1. [학술대회논문] - V.Kratyuk, / 2007 / A 0.6GHz to 2GHz digital PLL with wide tracking range / IEEE Custom Integrated Circuits Conference(CICC) : 305 ~ 308
2. [학술지(정기간행물)] - R. J Yang / 2006 / A 155.52Mbps-3.125Gbps continuous-rate clock and data recovery circuit / IEEE J.Solid-State Circuits 41 (6) : 1380 ~ 1390
3. [학술지(정기간행물)] - V. Kratyuk a / 2007 / A design procedure for all-digital phase-locked loops based on a charge-pump phase-locked loops analogy / IEEE Trans. Circuits and Systems II 54 (3) : 247 ~ 251
4. [학술대회논문] - I. -F Chen / 2009 / Loop latency reduction technique for all-digital clock and data recovery circuits / IEEE Asian Solid-State Circuit Conference : 309 ~ 312
5. [학술지(정기간행물)] - Y.S. Son / 2008 / A 0.4-2GHz,seamless frequency tracking controlled dual-loop digital PLL / IEEK 45 (12) : 65 ~ 72
2. [학술지(정기간행물)] - R. J Yang / 2006 / A 155.52Mbps-3.125Gbps continuous-rate clock and data recovery circuit / IEEE J.Solid-State Circuits 41 (6) : 1380 ~ 1390
3. [학술지(정기간행물)] - V. Kratyuk a / 2007 / A design procedure for all-digital phase-locked loops based on a charge-pump phase-locked loops analogy / IEEE Trans. Circuits and Systems II 54 (3) : 247 ~ 251
4. [학술대회논문] - I. -F Chen / 2009 / Loop latency reduction technique for all-digital clock and data recovery circuits / IEEE Asian Solid-State Circuit Conference : 309 ~ 312
5. [학술지(정기간행물)] - Y.S. Son / 2008 / A 0.4-2GHz,seamless frequency tracking controlled dual-loop digital PLL / IEEK 45 (12) : 65 ~ 72
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