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논문 기본 정보

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한국전기전자학회 전기전자학회논문지 전기전자학회논문지 제8권 제1호
발행연도
2004.7
수록면
54 - 62 (9page)

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본 논문에서는 GF(3<sup>m</sup>)상의 전류모드 CMOS 승산기 설계상의 전류모드CMOS 승산기의 설계에 관하여 논의한다. 피 승산항에 원시원소 α를 곱함으로써 나타나는 피 승산항의 변화를 표준기저 표현을 이용하여 수식으로 전개하였다. 승산 회로를 구성하기 위하여 전류모드 CMOS를 사용하여 GF(3)상의 가산기와 승산기를 설계하였고 시뮬레이션 결과를 보였다. 기본 게이트들을 이용하여 승산기를 설계하였고 m=3인 경우에 대하여 예를 보였다. 본 논문에서 제안한승산회로는 그 구성이 블록의 형태로 이루어지므로 상에서 p와 m에 대한 확장이 용이하며, VLSI 구현에 유리하다 할 수 있다. 본 논문에서 제안한승산회로를 타 승산회로와 비교하였고, 개선효과를 확인하였다.
#Current-mode #DTOM #GF(p< #sup> #m< #/sup> #) #MVL #Ternary

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B. A. Laws , , A Cellular-Array Multiplier for GF c-20 : 1573 ~ 1578 google schola C.S. Yeh , apr.1984. , Systolic multipliers for finite field GF c-33 : 357 ~ 360 google schola J.Omura , 1986.05 , Computational Method and Apparatus for Finite Field 4 587 : 627 ~ google schola C.C. Wang , aug.1985. , VLSI Architecture for Computing Multiplications and Inverses in GF c-34 : 709 ~ 717 google schola C. K. Koc , mar.1998 , Low-Complexity Bit Parallel Canonical and Normal Basis Multipliers for a Class of Finite Fields 47 (3) : 353 ~ 356 google schola

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