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논문 기본 정보

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대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.2
발행연도
2016.4
수록면
236 - 250 (15page)

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Electrical Designs for Application Specific Integrated Circuits (ASIC) has undergone a change recently with the advent of the sub-wavelength lithography. The optical projection with 193 nm wavelength has been further extended with the use of immersion and other techniques. The competing trends for printing smaller design features have been discussed in this paper with the discussion of the electrical layout analysis to find unfriendly design features. The early knowledge of the unfriendly design features allows remedial actions in time for better yield on the wafer. There are existing standard design qualification criteria being used in the design and fabrication community, but they seem to be insufficient to guarantee defect free designs. This paper proposes an integrated approach for screening the layout with multiple aspects: layout geometry based, graphical analysis and process model based verification. The results have been discussed with few example design features from the 28nm design layout.

목차

Abstract
I. INTRODUCTION
II. ILLUMINATION OPTICS
III. DESIGN AND MASK
IV. DOUBLE PATTERNING TECHNIQUES
V. RESOLUTION ENHANCEMENT TECHNIQUES (RET)
VI. LAYOUT ANALYSIS FOR HOTSPOT DETECTION
VII. SUMMARY AND RESULTS DISCUSSION
VIII. CONCLUSION
REFERENCES

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