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논문 기본 정보

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학술대회자료
저자정보
박희남 (아주대학교) 박상철 (아주대학교)
저널정보
(사)한국CDE학회 한국CDE학회 학술발표회 논문집 한국CADCAM학회 2016 동계학술대회
발행연도
2016.1
수록면
401 - 404 (4page)

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This paper is case study on reduction of WIP and lead time of semiconductor packaging process. Now days the importance of packaging process in semiconductor is growing. Because more than 50% of the electrical signal delay caused by the package delay. Reducing WIP and lead time in manufacturing processes and critical issues. WIP and lead time of the semiconductor process is especially important because release of a new product cycle is short and high processing difficulty. So we change lot size and transfer unit for reduction of WIP and lead time for improve the packaging process. The main objective of this paper is to analyze the effect between lot size, transfer unit, WIP and lead time with simulation of different scenarios.
#Back-end Process #Lot Size #Semiconductor Packaging Process #Transfer unit #WIP

목차

ABSTRACT
1. 연구 배경 및 목적
2. 접근 이론
3. 시뮬레이션
4. 결론 및 향후 연구
참고문헌

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