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논문 기본 정보

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학술저널
저자정보
Kwang-Seob Shin (Hanyang University) Saemin Im (Hanyang University) Sang-Gyu Park (Hanyang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.16 No.1
발행연도
2016.2
수록면
23 - 30 (8page)

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We report a STT-MRAM write-scheme, in which the length of the write-pulse is determined dynamically by sensing the status of MTJ cells. The proposed scheme can reduce the power consumption by eliminating unnecessary writing current after the switching has occurred. We also propose a reference cell design, which is optimized for the use in writecircuits. The performance of the proposed circuit was verified by SPICE level simulations of the circuit implemented in a 0.13 μm CMOS process.
#STT-MRAM #write-operation #reference cell #power saving

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. CIRCUIT DESCRIPTION
Ⅲ. SIMULATION RESULTS
Ⅳ. CONCLUSIONS
REFERENCES

참고문헌 (17)

참고문헌 신청
W. S. Zhao, et al. “Design considerations and strategies for high-reliable STT-MRAM”, Microelectronics Reliability, Vol. 51, No. 9-11, pp. 1454- 1458, Sep.-Nov. 2011. google schola B. F. Cockburn “The emergence of high-density semiconductor-compatible spintronic memory”, Proc. Inter. Conf. on MEMS, NANO and Smart Systems, pp. 321-326, Jul. 2003. google schola K. Chun, et al. “A scaling roadmap and performance evaluation of in-plane and perpendicular MTJ based STT-MRAMs for high density cache memory”, IEEE J. Solid-State Circuits, Vol. 48, No. 2, pp. 598-610, Feb. 2013. google schola H. Yu, et al. “Cycling endurance optimization scheme for 1Mb STT-MRAM in 40nm technology”, Inter. Solid-State Circuits Conf. (ISSCC) 2013, pp. 224-225, Feb. 17-21, 2013. google schola T. Ohsawa, et al. “A 1.5nsec/2.1nsec random read/write cycle 1Mb STT-RAM using 6T2MTJ cell with background write for nonvolatile ememories”, Symp. VLSI Technology 2013. 11-13, pp. C110-C111, June. 2013. google schola

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