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저자정보
저널정보
한국컴퓨터정보학회 한국컴퓨터정보학회논문지 한국컴퓨터정보학회 논문지 제10권 제3호
발행연도
2005.7
수록면
11 - 18 (8page)

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이 논문의 연구 히스토리 (7)

2008

시간제약 조건하에서 면적을 고려한 LE로 구성된 CPLD 기술 매핑
김재진 ,  장인갑 ,  허윤석 한국정보기술학회논문지 2008.06 학술저널

2005

시간 제약 조건과 면적을 고려한 효율적인 CPLD 기술 매핑
김재진 ,  이관형 한국컴퓨터정보학회논문지 2005.07 학술저널
상관관계에 의한 CLB구조의 CPLD 저전력 기술 매핑 알고리즘
김재진 ,  이관형 한국컴퓨터정보학회논문지 2005.05 학술저널

2003

면적과 지연 시간을 고려한 CLB 구조의 CPLD 저전력기술 매핑 알고리즘
김재진 ,  조남경 ,  전종식 외 1명 대한전자공학회 학술대회 2003.07 학술대회자료
CLB 구조의 CPLD 저전력 기술 매핑 알고리즘
김재진 ,  윤충모 ,  인치호 외 1명 대한전자공학회 학술대회 2003.07 학술대회자료

2002

시간 제약 조건 하에서 저전력을 고려한 CLB구조의 CPLD 기술 매핑 알고리즘
김재진 ,  김희석 전자공학회논문지-SD 2002.08 학술저널

2001

CLB를 기저로한 저전력 CPLD 기술 매핑 알고리즘
김재진 ,  인치호 ,  김희석 대한전자공학회 기타 간행물 2001.11 연구보고서

초록· 키워드

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본 논문에서는 시간제약 조건하에서 면적을 고려한 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 EDIF나 부울식의 불린 네트워크에서 궤환을 검출한 후 궤환이 있는 변수를 임시입력 변수로 분리하여 DAG로 표현한 후 노드를 검색한 후 팬 아웃 프리 트리로 재구성한다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 결정하여 매핑 가능 클러스터를 구성한다. 콜랍싱(collapsing)을 통해 노드들을 병합하고, 주어진 소자의 CLB안에 빈 패킹(Bin packing)를 수행하였다.
본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 DDMAP에 비해 62.6%의 논리블록의 수가 감소되었고, TEMPLA에 비해 17.6% 감소되었다.

목차

요약

Abstract

Ⅰ. 서론

Ⅱ. 배경

Ⅲ. 문제 정의

Ⅳ. 시간 제약 조건하에서 CPLD를 위한 기술 매핑(TMFCPLD)

Ⅴ. 실험 결과

Ⅵ. 결론 및 추후 연구

참고문헌

저자소개

참고문헌 (10)

참고문헌 신청
, 1996 , Altera Corporation google schola , 1996 , Advanced Micro Devices google schola , , An `Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs” IEEE Transactions on Computer-Aided Design of Integrated Circuit and Systems 13 : 1 ~ 11 google schola , “chortle-crf , Fast Technology Mapping for Lookup Table -Based FPGAs” : 227 ~ 233 google schola , , “Technology Mapping of Lookup Table-Based FPGAs for Performance” 1991 IEEE Conference on Computer Aided Design : 568 ~ 571 google schola

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