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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2012.7
- 수록면
- 1 - 11 (11page)
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최근 반도체 공정 기술이 발달함에 따라 단일 프로세서에 적재되는 코어의 수가 크게 증가하였고, 이는 프로세서의 성능을 급격하게 향상시키는 계기가 되고 있다. 특히, 많은 수의 코어들로 구성된 GPU(Graphics Processing Unit)는 대규모 병렬성을 활용하여 연산처리 성능을 크게 향상시키고 있다. 하지만, 주 메모리 접근 지연시간이 GPU의 성능 향상을 제약하는 심각한 요인 중 하나로 제기되는 상황이다. 본 논문에서는 3차원 구조를 통한 GPU의 메모리 접근 효율성 향상에 대한 정량적 분석과 3차원 구조 적용 시 발생 가능한 문제점에 대하여 살펴보고자 한다. 일반적으로 메모리 명령어 비율은 평균적으로 전체 명령어의 30%를 차지하고, 메모리 명령어 중에서 주 메모리 접근과 관련된 글로벌/로컬 메모리 명령어가 차지하는 비율 또한 평균 60%이므로 주 메모리로의 접근 지연시간을 크게 감소시키는 3차원 구조를 적용한다면 GPU의 성능 또한 크게 향상시킬 수 있을 것으로 예상된다. 그러나 본 논문에서 수행한 실험 결과에 따르면 메모리 병목현상으로 인해 3차원 구조 GPU의 성능이 2차원 구조 GPU에 비해 크게 향상되지는 않음을 확인할 수 있다. 분석 결과에 의하면, 3차원 구조 GPU는 2차원 구조 GPU와 비교하여 메모리 병목현상으로 인한 성능 지연이 최대 245%까지 증가하기 때문이다. 본 논문에서는 3차원 구조 GPU를 대상으로 메모리 접근의 효율성과 문제점을 함께 분석함으로써, 3차원 GPU에 적합한 메모리 구조를 설계하기 위한 가이드라인을 제시하고자 한다.
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1. [학술대회논문] - Cena. G / 2011 / A high-performance CUDA-based computing platform for industrial control systems / In Proceedings of the Industrial Electronics 2011 IEEE International Symposium : 1169 ~ 1174
2. [학술대회논문] - Maruyama N / 2010 / A High-Performance Fault-Tolerant Software Framework for Memory on Commodity GPUs / In Proceedings of 24th IEEE International Symposium on Parallel & Distributed Processing : 1 ~ 12
3. [학술대회논문] - Jishen Zhao / 2011 / An Energy-Efficient 3D CMP Design with Fine-Grained voltage Scaling / In Proceedings of Design, Automation & Test in Europe Conference & Exhibition : 1 ~ 4
4. [학술대회논문] - D. H. Kim / 2009 / A Study of Through-Silicon-Via Impact on the 3D Stacked IC Layout / In Proceedings of the 2009 International Conference on Computer-Aided Design : 674 ~ 680
5. [학술대회논문] - Joyner J. W / 2001 / A Stochastic Global Net-length Distribution for a Three-Dimensional System on Chip(3D-SoC) / In Proceedings of the 14th IEEE International ASIC/SOC Conference : 147 ~ 151
2. [학술대회논문] - Maruyama N / 2010 / A High-Performance Fault-Tolerant Software Framework for Memory on Commodity GPUs / In Proceedings of 24th IEEE International Symposium on Parallel & Distributed Processing : 1 ~ 12
3. [학술대회논문] - Jishen Zhao / 2011 / An Energy-Efficient 3D CMP Design with Fine-Grained voltage Scaling / In Proceedings of Design, Automation & Test in Europe Conference & Exhibition : 1 ~ 4
4. [학술대회논문] - D. H. Kim / 2009 / A Study of Through-Silicon-Via Impact on the 3D Stacked IC Layout / In Proceedings of the 2009 International Conference on Computer-Aided Design : 674 ~ 680
5. [학술대회논문] - Joyner J. W / 2001 / A Stochastic Global Net-length Distribution for a Three-Dimensional System on Chip(3D-SoC) / In Proceedings of the 14th IEEE International ASIC/SOC Conference : 147 ~ 151
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