테스트 용이한 논리회로 합성 시스템 개발 ( Development of a synthesis system for testable circuits )

이영호

대한전자공학회 토론회

1996 .01

테스트 용이한 논리회로 합성 시스템 개발

이영호

대한전자공학회 학술대회

1996 .07

Built-In 방식을 이용한 순서논리 회로의 Testable Design ( Testable Design of Sequential circuit using Built-In Test Technique )

정준모 ,  한석붕 ,  이재민 외 1명

대한전자공학회 학술대회

1985 .01

Testable Design

홍성제

CAD기술특강

1991 .01

고착 결함과 경로 지연시간 결함에 대해 테스트 용이한 논리 회로 합성 시스템의 설계 ( Design of a Testable Logic Synthesis System for Stuck-at and Path-delay Faults )

허훈 ,  양치환 ,  황선영

대한전자공학회 학술대회

1995 .01

입력분할에 의하여 합성된 조합 회로의 결함검출력

이귀상

(구)정보과학회논문지

1993 .07

부가회로가 간단한 PLA의 Testable Design ( An Easily Testable Design of PLA`s with Simple Additional Circuits )

김은성 ,  임인칠

대한전자공학회 학술대회

1984 .01

측정이 쉬운 순서 논리회로의 설계에 관한 연구 ( A Study on the Design for the Easily Testable Sequential Circuits )

김연숙 ,  김용득

대한전자공학회 학술대회

1983 .01

다중고장 검출이 가능하고 부가회로가 적은 Testable PLA 의 설계 ( A Testable PLA`s Design for Multiple Faults with Low Overhead )

이재민 ,  김은성 ,  임인칠

대한전자공학회 학술대회

1985 .01

디지털 회로의 결함 검출률을 높이기 위한 회로분할

노정호 ,  이성준 ,  조현 외 1명

한국정보과학회 학술발표논문집

1997 .10

입력분할에 의해서 합성된 회로에서의 결함검출 방법

이귀상

한국정보과학회 학술발표논문집

1992 .04

Testable Design for Domino CMOS Circuits

Suk Boong Han ,  In Chil Lim

JTC-CSCC : Joint Technical Conference on Circuits Systems, Computers and Communications

1986 .01

속도 독립 회로를 위한 직접 합성 시스템

김희숙 ,  정성태 ,  박희순

정보과학회논문지 : 시스템 및 이론

2001 .02

Testable DRAM Design

강성호

대한전자공학회 학술대회

1997 .01

VLSI Testing and Testable Design

임인칠

CAD기술특강

1989 .01

비동기식 순차 및 병행 제어 회로의 직접 합성 규칙

박하나 ,  이정근

한국정보기술학회논문지

2013 .08

오동작 측정이 쉬운 논리회로의 설계방식 연구 ( A Study on Design Method for the Testable Digital Systems )

김용득

전자공학회지

1981 .06

1. Linear Feedback Shift Register를 利用한 Complex Integrated Circuits의 Testable Design

홍성관 ,  임인칠

대한전자공학회 학술대회

1981 .08

INTERNAL FANOUT - FREE 인 조합논리 회로에서의 결함검출에 관한 연구

이귀상

한국정보과학회 학술발표논문집

1984 .04

기초회로실험을 통한 여러 가지 회로 설계

진정아 ,  최연성 ,  김잔디 외 1명

대한전자공학회 학술대회

2014 .11