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Kannan Ramani (K. S. Rangasamy College of Technology) Mohd. Ali Jagabar Sathik (J. J. College of Engineering and Technology) Selvam Sivakumar (J. J. College of Engineering and Technology)
저널정보
전력전자학회 JOURNAL OF POWER ELECTRONICS JOURNAL OF POWER ELECTRONICS Vol.15 No.1
발행연도
2015.1
수록면
96 - 105 (10page)

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In recent years, the multilevel converters have been given more attention due to their modularity, reliability, failure management and multi stepped output waveform with less total harmonic distortion. This paper presents a novel symmetric multilevel inverter topology with reduced switching components to generate a high quality stepped sinusoidal voltage waveform. The series and parallel combinations of switches in the proposed topology reduce the total number of conducting switches in each level of output voltages. In addition, a comparison between the proposed topology with another topology from the literature is presented. To verify the proposed topology, the computer based simulation model is developed using MATLAB/Simulink and experimentally with a prototype model results are then compared.

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. PROPOSED TOPOLOGY
Ⅲ. STATE SPACE MODELING
Ⅳ. COMPARISON WITH OTHER TOPOLOGIES
Ⅴ. SIMULATION AND EXPERIMENTAL RESULTS
Ⅵ. CONCLUSIONS
REFERENCES

참고문헌 (19)

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