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본 논문에서는 전류 모드 논리 회로들로 구현되는 고속 디지털 회로의 설계를 가능하게 하는 수식 기반의 자동화 설계 틀을 제시하고자 한다. 제안된 매크로 모델은 제약 기반의 최적화를 가능하게 하는 geometric programming에 호환 가능하며 이를 통해 시스템 레벨에서의 전력 소모 최적화를 가능하게 한다. 제안된 수식 기반의 자동화 설계 틀은 전류 모드 논리 회로 고속 디지털 회로의 대표적인 종류 중 하나인 시리얼 링크 전송회로에 적용 되었다. 이를 통해, 사용자 정의 설계 사양에 따라 최적화를 수행하게 된다. 제안된 수식 기반의 자동화 설계 틀은 CMOS 45nm 와 90nm 각각 적용 되어 시리얼 링크 설계의 전력 소모 최적화를 수행하였으며, 이를 통해 각각의 공정 노드에 존재하는 최적의 전력 효율을 가지는 시리얼 링크의 데이터 스피드를 얻어 낼 수 있다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. Geometric Programming
Ⅲ. 제안된 최적화 틀
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
REFERENCES
참고문헌 (12)
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2. [학술대회논문] - H. Hatamkhani / 2006 / Power-centric design of high-speed I/Os / Proc, 43rd ACM/IEEE Design Automation Conf. : 867 ~ 872
3. [학술지(정기간행물)] - A. Palaniappan / 2013 / A Design Methodology for Power Efficiency Optimization of High-Speed Equalized Electrical I/O Architectures / IEEE Trans. Very Large-Scale Integr.(VLSI) Syst.. 21 (8) : 1421 ~ 1431
4. [학술지(정기간행물)] - M. Hershenson / 2001 / Optimal design of a CMOS op-amp via geometric programming / IEEE Trans. Comput.-Aided Design 20 (1) : 1 ~ 21
5. [학술대회논문] - D. Colleran / 2003 / Optimization of phase-locked loop circuits via geometric programming / Proc. IEEE Custom Integrated Circuits Conference, 2003 : 377 ~ 380
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