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논문 기본 정보

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학술저널
저자정보
M. Karthigai Pandian (Pandian Saraswathi Yadav Engineering College) N.B. Balamurugan (Thiagarajar College of Engineering)
저널정보
대한전기학회 Journal of Electrical Engineering & Technology Journal of Electrical Engineering & Technology Vol.9 No.6
발행연도
2014.11
수록면
2,079 - 2,088 (10page)

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In this paper, we propose new physically based threshold voltage models for short channel Surrounding Gate Silicon Nanowire Transistor with two different geometries. The model explores the impact of various device parameters like silicon film thickness, film height, film width, gate oxide thickness, and drain bias on the threshold voltage behavior of a cylindrical surrounding gate and rectangular surrounding gate nanowire MOSFET. Threshold voltage roll-off and DIBL characteristics of these devices are also studied. Proposed models are clearly validated by comparing the simulations with the TCAD simulation for a wide range of device geometries.

목차

Abstract
1. Introduction
2. Modeling of Cylindrical SG Nanowire MOSFET
3. Modeling of Rectangular SG Nanowire MOSFET
4. Results and Discussions
5. Conclusion
References

참고문헌 (28)

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