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논문 기본 정보

자료유형
학술저널
저자정보
정도환 (광운대학교) 임한상 (광운대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제51권 9호
발행연도
2014.9
수록면
182 - 189 (8page)

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탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. FPGA를 사용한 탭 딜레이 시간-디지털 변환기 설계
Ⅲ. 캐리체인 딜레이 측정
Ⅳ. Dual 엣지 펄스를 사용한 전용 캐리체인 딜레이 정밀도 보상
Ⅴ. 결론
REFERENCES

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