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홍기문 (서울대학교) 김민오 (서울대학교) 박지환 (서울대학교) 채주형 (서울대학교) 정용운 (서울대학교) 이재환 (서울대학교) 고형준 (서울대학교) 최성필 (서울대학교) 김수환 (서울대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2014년도 대한전자공학회 하계종합학술대회
발행연도
2014.6
수록면
279 - 282 (4page)

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A de-serializer (DES) for LPDDR4 memory with a clock domain crossing (CDC) and a byte alignment is simulated by using 65nm CMOS process. DQS samples incoming 2 bytes data from a DQ pin of LPDDR4 memory, and the CDC should be accomplished with a clock domain of a memory controller after that. In addition, the DES plays a role in transmitting the aligned data to the digital logic by using the byte alignment scheme. The DES of the LPPDDR4 memory controller operates in the range of 533-4266Mbps.

목차

Abstract
I. 서론
II. 본론
Ⅲ. 결론
참고문헌

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