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논문 기본 정보

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학술대회자료
저자정보
Xie Cheng (Hoseo University) Dai Tchul Moon (Hoseo University) Inhag PARK (System Centroid Inc.)
저널정보
대한전자공학회 대한전자공학회 학술대회 2012년도 대한전자공학회 추계종합학술대회
발행연도
2012.11
수록면
271 - 274 (4page)

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In this paper we propose anew EC AD software for efficiently analyzing and debugging of digital architecture implemented in Verilog HDL or VHDL codes. This software firstly elaborates HDL codes so as to extract internal architecture structure, then generates several graphical aids such as hierarchical schematics by applying placement and routing algorithm, object tree to show configuration of each module, instance tree to show hierarchical structure of instances, and SPD (signal propagation diagram) to show internal interconnections. It is more important function that same objects in different views - HDL codes, object tree, instance tree, SPD, waveform - can be highlighted at the starting any object These functions are sure to improve efficiency of manual job to fix bugs or to analyze HDL codes.
#Verilog/VHDL design #architecture #debug, placement/routing #message passing

목차

Abstract
Ⅰ. Introduction
Ⅱ. Implementation Algorithms
Ⅲ. Experiments
Ⅳ. Conclusion
Reference

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