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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.11
- 수록면
- 150 - 153 (4page)
이용수
초록· 키워드
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In this paper, a platform for low-power SoC architecture is proposed. Limited existing operations of the CPU load, memory usage and program structure designed to facilitate the use of external RAM and ROM, and was to address the one-bit control, DMA interface, reducing the load on the CPU operation was successful. The Wishbone bus-based architecture as the new I/O operation and testing of the circuit add and also was to have a flexible surface.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 구현
Ⅳ. 결론 및 향후 연구 방향
참고문헌
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UCI(KEPA) : I410-ECN-0101-2015-560-001002780