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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.11
- 수록면
- 119 - 122 (4page)
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The bandwidth of memory is often the bottle-neck of the performance of SoC with multiple processors. Development of high performance memory for multiple processors is desired. In this paper, we propose architecture of a DRAM in which a bank is divided into several sub-banks. Each sub-bank is able to process a request independently while the conventional DRAMs. The proposed architecture increases the number of independently-operating banks while the modification of the interface is minimized. The proposed architecture is implemented as a simulation model and the performance is estimated and compared with other results.
목차
Abstract
Ⅰ. 서론
Ⅱ. 제안하는 메모리 뱅크 구조
Ⅲ. 실험 결과 및 구조
Ⅳ. 결론
참고문헌
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UCI(KEPA) : I410-ECN-0101-2015-560-001002700