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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 74 - 77 (4page)
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Under fine-line CMOS process technology, the performance of the ADC is limited by analog components such as capacitor arrays and comparators. In this paper, we describe the layout technique for reducing the capacitor array mismatch effects for higher resolution in an SAR ADC. The common centroid layout technique which can minimize such mismatch effects is introduced. The technique is verified under the assumption that the mismatch is caused by linear gradient effect in the process. The result shows that the mismatch can be reduced to less than 1% of the LSB when the linear gradient effect is 1%.
목차
Abstract
Ⅰ. 서론
Ⅱ. 축차 비교형 아날로그-디지털 변환기 및 그 구조
Ⅲ. 제안하는 커패시터 어레이의 레이아웃 기법
Ⅳ. 결론
참고문헌
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