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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 17 - 20 (4page)
이용수
초록· 키워드
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In this paper, rate control architecture with a low-computational complexity is proposed to improve the performance of H.264/AVC. In the proposed method, a Quadratic Rate Distortion model with high-computational complexity is not used when quantization parameter values are being decided. Instead, for low-computational complexity, average complexity weight values of frames are used to calculate QP. The execution cycle and gate count of the proposed architecture reduced about 65% and 87% respectively compared with that of previous architecture. The proposed RC was implemented using Verilog HDL and synthesized with Chartered 0.18㎛ standard cell library. The synthesis result shows that the gate count of the architecture is about 18.7k with 111MHz clock frequency.
목차
Abstract
Ⅰ. 서론
Ⅱ. 비트율 제어 알고리즘
Ⅲ. 제안하는 비트율 제어 구조
Ⅳ. 실험 및 고찰
Ⅴ. 결론
참고문헌
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UCI(KEPA) : I410-ECN-0101-2015-560-001021789