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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.12
- 수록면
- 1,079 - 1,085 (7page)
이용수
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2013
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위성 트랜스폰더의 설계에 있어서 위성체의 제한된 전원자원으로 인해 연산 알고리즘의 최소화와 하드웨어 구현에 필요한 연산 및 논리 자원의 최소화가 필수적이다. 아울러 위성의 환경에 따라 다양한 대역폭에 대한 효율적 신호처리가 요구되는데 이러한 조건들은 SDR기반의 디지털 방식 구현에 적합하다. 본 논문에서는 SDR 기반의 위성 트랜스폰더 수신부에서 반송파와 레인징 및 Command 부밴드 신호에 대해 각각의 대역과 데이터율을 가변적으로 선택 할 수 있는 하향 표본화기를 제안하였다. 제안된 하향표본화기는 한 개의 하프밴드 필터로부터 재귀적 연산구조를 통해 다수의 임의의 2<SUP>M</SUP>-하향 표본화된 신호를 얻을 수 있으며, 연산량 및 구현에 따르는 논리자원을 최소화 할 수 있다. 또한 재귀적 연산 하드웨어 구현을 위한 알고리즘과 함께 하향표본화에 따르는 대역평탄도 및 에일리어싱을 분석하고 이를 FPGA 실험을 통하여 동작 및 성능을 입증하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 재귀 연산 구조의 HBF 특성
Ⅲ. 재귀 연산 구조 HBF 하드웨어 구현
Ⅳ. 결론
References
참고문헌 (1)
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UCI(KEPA) : I410-ECN-0101-2015-560-001058999