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저자정보
안태윤 (성균관대학교) 김주훈 (성균관대학교) 김소영 (성균관대학교)
저널정보
대한전자공학회 대한전자공학회 학술대회 2012년도 대한전자공학회 하계종합학술대회
발행연도
2012.6
수록면
146 - 149 (4page)

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In this paper, we develop analytical models for parasitic fringe capacitance of multi-fin FinFET transistors considering source/drain connection. Total fringe capacitance was estimated by decomposing it to C<SUB>fg</SUB>, Cc<SUB>g1</SUB>, Cc<SUB>g2</SUB> and C<SUB>cg3</SUB>. The fringe capacitance results from the proposed model matches the numerical field solver results within 8.36% error. The proposed compact fringe capacitance model can be implemented in SPICE simulator using Verilog-A for accurate circuit simulation.

목차

Abstract
Ⅰ. 서론
Ⅱ. 제안하는 model
Ⅲ. model 검증
Ⅳ. 결론 및 향후 연구 방향
참고문헌

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