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논문 기본 정보

자료유형
학술저널
저자정보
문대철 (호서대) Xie Cheng (호서대학교) 박인학 (시스템센트로이드)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제17권 제7호
발행연도
2013.7
수록면
1,653 - 1,659 (7page)

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본 논문은 Verilog HDL이나 VHDL로 설계된 디지털 회로의 구조를 효율적으로 분석하고 디버깅 할 수 있는 ECAD 소프트웨어를 제안한다. 이 소프트웨어는 HDL 코드를 파싱하여 내부 구조에 대한 정보를 추출한 후 여러 가지 종류의 그래픽 도우미 예를 들면, 배치배선 알고리즘을 적용하여 생성된 계층구조의 논리회로도, 각 모듈을 구성하는 요소들을 나타내는 객체 나무 그래픽, 인스턴스들의 계층구조를 나타내는 인스턴스 나무 그래픽, 내부 시그널간의 관계를 나타내는 시그널 관계도(SPD, signal propagation diagram) 등으로 표현된다. 디버깅에 가장 중요한 기능은 여러 가지 다른 관점의 설계 정보(HDL 코드, 객체 나무, 인스턴스 나무, SPD, 파형 등)에서 임의의 객체로부터출발하여 동일한 설계 정보를 찾아내는 기능이다. 이러한 기능들은 설계자가 수작업으로 HDL 코드를 분석하고 버그를 찾아내는 기능을 효율적으로 수행할 수 있도록 돕는다.

목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. Archian
Ⅲ. 구현 알고리즘
Ⅳ. 실험 결과
Ⅴ. 결론
REFERENCES

참고문헌 (13)

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