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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.7
- 수록면
- 1,543 - 1,551 (9page)
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기존에 ADPLL(All Digital Phase Locked Loop)에서는 DCO(Digitally Controlled Oscillator)의 해상도를 향상시키기 위해 주로 디더링(dithering) 기법이 사용되었다. 본 논문에서는 디더링 방식에서 발생하는 문제점을 보안하고자 DAC(Digital-to-Analog Converter)를 이용한 DCa익 해상도 확보 방법을 제안하였다. 주파수 컨트롤은 coarse와 fine 바랙터(varactor) bank 그리고 DAC 바랙터에 의해서 이루어지며, coarse와 fin bank는 PMOS 바랙터로，DAC 바랙터는 NMOS 바랙터로 구현하였다. 각 bani는 8비트의 디지털 입력으로 컨트롤된다. 0.13㎛ CMOS 공정을 이용하여 설계된 DCa는 약 2.8㎓ ~ 3.5㎓의 주파수 범위에서 발진하며 660㎒의 대역폭을 갖는다. DCa의 출력 주파수를 측정한 결과 해상도는2.8㎓대역에서 73㎐이다. 설계된 DCO는 1M 옵셋(offset)에서 -119㏈c/㎐의 위상 잡음 특성을 보이며，1.2Ⅴ 전원에서 4.2㎃의 전류를 소모한다. 칩 면적은 PAD를 포함하여 1.3㎜ × 1.3㎜이다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 기존 DCO의 해상도 확보 방법
Ⅲ. DAC를 이용한 DCO 설계
Ⅳ. 측정결과
Ⅴ. 결론
참고문헌
참고문헌 (8)
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1. [학술지(정기간행물)] - J. Dunning / 1955 / An All-Digital Phase Locked Loop with 50-cycle Lock Time Suitable for High performance Microprocessors / IEEE J. Solid State Circuits 30 : 312 ~ 422
2. [학술지(정기간행물)] - R. B. Staszewski / 2003 / A first multi gigahertz digitally controlled oscillator for wireless applications / IEEE Transactions on Microwave theory and techniques 51 (11) : 2154 ~ 2164
3. [학술대회논문] - L. Fanori / 2010 / 3.3GHz DCO with a Frequency Resolution of 150Hz for All-Digital PLL / IEEE International Solid-State Circuits Conference : 48 ~ 49
4. [학술지(정기간행물)] - J. Deveugele / 2004 / A Gradient-Error and Edge-Effect Tolerant Switching Scheme for a High-Accuracy DAC / IEEE Transactions on Circuits and Systems 51 (1) : 191 ~ 195
5. [학술지(정기간행물)] - G. Van der Plaset / 1999 / A 14-bit intrinsic accuracy random walk CMOS DAC / IEEE J. Solid-State Circuits 34 : 1708 ~ 1718
2. [학술지(정기간행물)] - R. B. Staszewski / 2003 / A first multi gigahertz digitally controlled oscillator for wireless applications / IEEE Transactions on Microwave theory and techniques 51 (11) : 2154 ~ 2164
3. [학술대회논문] - L. Fanori / 2010 / 3.3GHz DCO with a Frequency Resolution of 150Hz for All-Digital PLL / IEEE International Solid-State Circuits Conference : 48 ~ 49
4. [학술지(정기간행물)] - J. Deveugele / 2004 / A Gradient-Error and Edge-Effect Tolerant Switching Scheme for a High-Accuracy DAC / IEEE Transactions on Circuits and Systems 51 (1) : 191 ~ 195
5. [학술지(정기간행물)] - G. Van der Plaset / 1999 / A 14-bit intrinsic accuracy random walk CMOS DAC / IEEE J. Solid-State Circuits 34 : 1708 ~ 1718
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