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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.1
- 수록면
- 175 - 182 (8page)
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본 논문은 비디오 처리를 위한 SoC 내에서 다수 개의 프로세싱 블록(마스터)들을 처리할 수 있는 고성능의 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 중재되며 이것은 메모리 접근을 요구하는 마스터들의 요구 신호를 받아 데이터를 전송하는 역할을 해주게 된다. 구현된 메모리 제어기는 마스터 선택기, 마스터 중재기, 메모리 신호 생성기, 명령어 디코더, 데이터 버스, 그리고 메모리 신호 생성기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus Ⅱ를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였고, FPGA 환경에서 174.28MHz의 주파수로 동작하여, SDRAM의 규격을 모두 만족할 수 있었다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. SDRAM 개요 및 동작
Ⅲ. 제안한 메모리 제어기의 구조 및 동작
Ⅳ. 실험결과
Ⅴ. 결론
참고문헌
참고문헌 (8)
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1. [학술지(정기간행물)] - B. Furht / 1994 / Multimedia systems: An overview / IEEE Multimedia 1 (1) : 47 ~ 59
2. [단행본] - F. Catthoor / 1998 / Custom Memory Management Methodology: Exploration of Memory Organization for Embedded Multimedia System Design / Kluwer
3. [단행본] - John G. Ackenhusen / 1999 / Real-time signal processing: Design and Implenentation of signal processing systems / Prentice Hall : 290 ~ 319
4. [단행본] - 유회준 / 1996 / DRAM DESIGN / 홍릉과학출판사
5. [기타자료] - Micron Technology, Inc / / MT48LC8M32B2 SDRAM
2. [단행본] - F. Catthoor / 1998 / Custom Memory Management Methodology: Exploration of Memory Organization for Embedded Multimedia System Design / Kluwer
3. [단행본] - John G. Ackenhusen / 1999 / Real-time signal processing: Design and Implenentation of signal processing systems / Prentice Hall : 290 ~ 319
4. [단행본] - 유회준 / 1996 / DRAM DESIGN / 홍릉과학출판사
5. [기타자료] - Micron Technology, Inc / / MT48LC8M32B2 SDRAM
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