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논문 기본 정보

자료유형
학술저널
저자정보
서영호 (광운대학교) 김동욱 (광운대학교)
저널정보
한국정보통신학회 한국정보통신학회논문지 한국정보통신학회논문지 제16권 제12호
발행연도
2012.12
수록면
2,731 - 2,740 (10page)

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ASIC(application specific integrated circuit) 과정은 칩을 제작하기 위한 다양한 기술들의 집합이다. 일반적으로 RTL 설계, 합성, 배치 및 배선, 저전력 기법, 클록 트리 합성, 및 테스트와 같은 대표적인 과정들에 대해서는 많은 연구가 진행 되었고, 지금도 많은 연구가 진행 중이다. 본 논문에서는 이러한 ASIC 방법론에서 전력 플랜과 관련하여 경험적이고 실험적인 전력 스트랩 배선(power strap routing) 방법 기법에 대해서 제안하고자 한다. 먼저 수직 VDD 및 VSS와 수평 VDD 및 VSS를 위한 스트랩의 배선을 수행하고, 이 과정에서 발생하는 문제를 해결하기 위한 기법을 제안한다. 배선 가이드를 생성해서 의도하지 않는 배선을 방지하고, 차후를 위해서 배선 가이드에 대한 정보를 저장한다. 다음으로 불필요한 전력 스트랩을 제거하고, 매크로 핀에 대해 미리 배선을 수행한다. 마지막으로 배선 가이드를 이용하여 최종적인 전력 스트랩 배선을 완료한다. 이러한 과정을 통해서 전력 스트랩이 효율적으로 배선 되는 것을 확인하였다.
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목차

요약
ABSTRACT
Ⅰ. 서론
Ⅱ. ASIC 설계 과정
Ⅲ. 전원 배선 방법
Ⅳ. 제안한 전력 스트랩 배선 방법 및 실험
Ⅴ. 결론
참고문헌

참고문헌 (23)

참고문헌 신청
1. [학술대회논문] - Olivier Coudert / 2002 / Timing and Design Closure in Physical Design Flows / ISQED 2002 : 511 ~ 516 google schola 2. [학술대회논문] - Bart Vermeulen / 2002 / Design for Debug: Catching Design Errors in Digital Chips / MDT2002 19 : 35 ~ 43 google schola 3. [학술대회논문] - R. Arunachalam / 2000 / TACO : Timing Analysis with Coupling / Proc. of ICCAD 2000 google schola 4. [학술대회논문] - G. Stenz / 1997 / Timing Driven Placement in Interaction with Netlist Transformations / Proc. of ISPD’'97 : 36 ~ 41 google schola 5. [단행본] - Himanshu Bhatnagar / 1999 / Advanced ASIC Chip Synthesis Using Synopsys® Design CompilerTM and PrimeTime® / Kluwer Academic Publishers google schola

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