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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 2,444 - 2,450 (7page)
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본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 0.35㎛ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 제안한 주파수합성기의 구조
Ⅲ. 주파수합성기 회로 설계
Ⅳ. 시뮬레이션 결과
Ⅴ. 결론
참고문헌
참고문헌 (5)
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1. [학술지(정기간행물)] - Rizkalla, M. E. / 1991 / Design of a fractional phase locked-loop frequency synthesizer using a Motorola based microcontroller / IEE Proceedings 138 (6) : 295 ~ 299
2. [학술지(정기간행물)] - T. A. D. Riley / 1993 / Delta-sigma modulation in fractional–N frequency synthesis / IEEE J, Solid-State Circuits 28 : 553 ~ 559
3. [학술지(정기간행물)] - H-U Jian / 2010 / A fractional-N PLL for multiband(0.8-6GHz)communications using binary-weighted D/A differentiation and offset-frequency ΔΣ modulator / IEEE J. Solid-State Circuits 45 (4) : 768 ~ 780
4. [학술지(정기간행물)] - Yi-Da Wu / 2010 / A Quantization error minimization method using DDS-DAC for wideband fractional-N frequency synthesizer / IEEE J. Solid-State Circuits 45 (11) : 2283 ~ 2291
5. [학술지(정기간행물)] - J. Lee / 2000 / A low-noise fast lock phase-locked loop with adaptive bandwidth control / IEEE J. Solid-State Circuits 35 (8) : 1137 ~ 1145
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4. [학술지(정기간행물)] - Yi-Da Wu / 2010 / A Quantization error minimization method using DDS-DAC for wideband fractional-N frequency synthesizer / IEEE J. Solid-State Circuits 45 (11) : 2283 ~ 2291
5. [학술지(정기간행물)] - J. Lee / 2000 / A low-noise fast lock phase-locked loop with adaptive bandwidth control / IEEE J. Solid-State Circuits 35 (8) : 1137 ~ 1145
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