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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2013.7
- 수록면
- 52 - 55 (4page)
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In this paper, digital phase locked loop (DPLL) using a capacitor multiplier is proposed. DPLL is composed of phase frequency detector (PFD), charge pump (CP), voltage controlled oscillator (VCO), loop filter (LF), and divider. Loop filter is a second order filter with a large capacitor. It is difficult to integrate a large capacitor into the chip, so a capacitor multiplier is used to implement a large capacitor of loop filter. The proposed DPLL was designed and fabricated with a 0.13μm CMOS process.
목차
Abstract
Ⅰ. 서론
Ⅱ. 본론
Ⅲ. 실험
Ⅳ. 결론
참고문헌
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