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논문 기본 정보

자료유형
학술저널
저자정보
이경호 (광운대학교) 공진흥 (광운대학교)
저널정보
대한전자공학회 전자공학회논문지 전자공학회논문지 제50권 5호
발행연도
2013.5
수록면
102 - 111 (10page)

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이 논문의 연구 히스토리 (3)

2013

4K UHD급 H.264/AVC 복호화기를 위한 4×4 블록 병렬 보간 움직임보상기 아키텍처 설계
이경호 ,  공진흥 전자공학회논문지 2013.05 학술저널

2009

H.264/AVC 화면내예측 4×4 블록 9모드 생성을 위한 병렬연산 및 재사용 구조 설계
이경호 ,  공진흥 대한전자공학회 학술대회 2009.07 학술대회자료
H.264/AVC 화면내예측 4×4 블록 9모드 생성을 위한 병렬연산 및 재사용 구조 설계
이경호 ,  공진흥 대한전자공학회 학술대회 2009.07 학술대회자료

초록· 키워드

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본 연구에서는 4K UHD(3840×2160) 영상을 실시간 복호화하기 위한 4×4 블록 병렬 보간 H.264/AVC 움직임보상기를 제안한다. 연산처리 성능을 향상시키기 위해 보간 연산을 4×4 블록 단위로 병렬화시켰으며, 병렬 보간 연산에서 필요한 메모리 대역폭을 확장하기 위해 9×9개의 메모리 어레이를 가진 2D 캐쉬 버퍼 구조를 설계하였다. 그리고 2D 캐쉬 버퍼는 검색영역 간 재사용 기법을 적용하여 참조화소의 중복저장을 최소화하였으며, 4×4 블록 병렬 보간 필터는 3단(수평·수직 1/2부화소, 대각선 1/2부화소, 1/4부화소) 평면 보간 연산 파이프라인 구조로 설계하여 연산회로를 고속화시켰다. 0.13um 공정에서 시뮬레이션한 결과, 161K게이트의 H.264/AVC 움직임보상기는 동작주파수 150MHz에서 4K UHD급 동영상을 초당 72프레임으로 실시간 처리하는 성능을 보였다.
#H.264/AVC Decoder #Motion Compensation #4×4 Block Parallel #2D Cache buffer #Pipeline

목차

요약
Abstract
Ⅰ. 서론
Ⅱ. H.264/AVC 움직임보상 연산의 4×4 블록 병렬 보간
Ⅲ. 4×4 블록 병렬 보간 움직임보상기 아키텍처
Ⅳ. 실험 및 분석
Ⅴ. 결론
참고문헌

참고문헌 (11)

참고문헌 신청
1. [학술대회논문] - Xue Quan / 2005 / H.264/AVC Baseline Profile Decoder Optimization on Independent Platform / WiCOM google schola 2. [학술대회논문] - RongGang Wang / 2005 / Motion compensation memory access optimization strategies for H. 264/AVC decoder / ICASSP google schola 3. [단행본] - Shih-Hao Wang / 2003 / A Platform-Based MPEG-4 Advanced Video Coding(AVC)Decoder with Block Level Pipelining / PCM google schola 4. [단행본] - Yu Li / 2007 / Memory Cache Based Motion compensation Architecture for HDTV H. 264/AVC Decoder / Department of Electronic Engineering, Tsinghua University google schola 5. [단행본] - Deng Lei / 2004 / An Efficient VLSI Architecture for MC interpolation in AVC Video coding / ESA/VLSI google schola

이 논문의 저자 정보

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