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논문 기본 정보

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학술저널
저자정보
Sangwoo Han (Sogang University) Junho Lee (Sogang University) Byung-Su Kim (Samsung Electronics Co. Ltd) Juho Kim (Sogang University)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.13 No.2
발행연도
2013.4
수록면
139 - 144 (6page)

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Negative bias temperature instability (NBTI) has become a major factor determining circuit reliability. The effect of the NBTI on the circuit performance depends on the duty cycle which represents the stress and recovery conditions of each device in a circuit. In this paper, we propose an analytical model to perform more accurate duty cycle estimation at the gate-level. The proposed model allows accurate (average error rate: 3%) computation of the duty cycle without the need for expensive transistor-level simulations Furthermore, our model estimates the waveforms at each node, allowing various aging effects to be applied for a reliable gatelevel circuit aging analysis framework.

목차

Abstract
I. INTRODUCTION
II. STRESS ESTIMATION AT THE GATE- LEVEL
III. EXPERIMENTAL RESULTS
IV. CONCLUSIONS
REFERENCES

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UCI(KEPA) : I410-ECN-0101-2014-560-003604919