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본 논문에서는 주파수에 대해 영향을 적게 받는 커패시터 멀티플라이어를 제안하였다. 기존의 커패시터 멀티플라이어는 주파수에 대해 커패시턴스 변화가 크다는 단점이 있다. 반면에, 제안된 커패시터 멀티플라이어는 캐스코드 구조를 이용하여 주파수 변화에 대해서 커패시턴스 변화가 작은 특성을 갖도록 개선하였다. 기존의 커패시터 멀티플라이어와 제안된 커패시터 멀티플라이어를 삼성 0.13m CMOS 공정을 이용하여 제작하고, LPF를 구성하여 특성을 측정하였다. 주파수 100kHz에서 1MHz까지 측정한 결과, 기존의 커패시터 멀티플라이어는 최대 53% 오차를 보이는 반면에, 제안된 커패시터 멀티플라이어는 10% 이내의 오차를 보여, 향상된 주파수 특성을 가짐을 확인하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 커패시터 멀티플라이어의 설계
Ⅲ. 모의실험
Ⅳ. 측정 및 결과
Ⅴ. 결론
참고문헌
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2. [학술지(정기간행물)] - S. Pennisi / 2002 / CMOS multiplier for grounded capacitors / Electronics Letters 38 (15) : 765 ~ 766
3. [학술지(정기간행물)] - Y. Tang / 2003 / Adaptive miller capacitor multiplier for compact on-chip PLL filter / Electronics Letters 39 (1) : 43 ~ 45
4. [학술지(정기간행물)] - K. Shu / 2003 / A 2. 4-GHz monolithic fractional-N frequency synthesizer with robust phase-switching prescaler and loop capacitance multiplier / IEEE Journal of Solid-State Circuits 38 (6) : 866 ~ 874
5. [학술지(정기간행물)] - I. -C. Hwang / 2006 / Area-efficient and self-biased capacitor multiplier for on-chip loop filter / Electronics Letters 42 (24) : 1392 ~ 1393
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5. [학술지(정기간행물)] - I. -C. Hwang / 2006 / Area-efficient and self-biased capacitor multiplier for on-chip loop filter / Electronics Letters 42 (24) : 1392 ~ 1393
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