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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2013.1
- 수록면
- 10 - 17 (8page)
이용수
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본 논문은 분기 예측을 지원하는 임베디드 코어 자동 생성 시스템을 제안한다. 제안된 시스템은 동적 분기 예측모듈에 히스토리/분기방향 flag가 추가된 BTAC(Branch Target Address Cache)를 포함하여 타겟 어플리케이션의 수행 속도를 향상 시킬 수 있도록 하였다. 시뮬레이션으로부터 해당 어플리케이션의 분기 정보를 추출하고 이를 토대로 BHT(Branch History Table)와 BTAC의 entry를 결정한다. 제안된 분기 예측의 효율성을 검증하기 위해서 동적 분기 예측 모듈을 포함하는 ARM9TDMI 코어를 SMDL로 기술하고 코어를 생성하였다. 실험 결과는 entry의 수에 따라 면적은 60%까지 증가하였고 어플리케이션의 수행 사이클과 BTAC의 miss rate는 평균 1.7%, 9.6%씩 감소하였다.
목차
요약
ABSTRACT
Ⅰ. 서론
Ⅱ. 연구배경
Ⅲ. 성능과 면적을 동시에 고려한 동적 분기 예측모듈 생성 과정
Ⅳ. 실험 결과
Ⅴ. 결론 및 추후과제
References
참고문헌 (17)
참고문헌 신청
1. [학술지(정기간행물)] - N. Dutt / 2003 / Configurable processor for embedded computing / IEEE Comp. 36 (1) : 120 ~ 123
2. [학술지(정기간행물)] - K. Choi / 2003 / Recent trends in the SoC design methodology / Mag. of the Institute of Electronics Engineers of Korea (IEEK) 30 (9) : 17 ~ 27
3. [학술대회논문] - A. Fauth / 1993 / Generation of hardware machine models from instruction set descriptions / Proc. IEEE Workshop VLSI Signal Proces.
4. [학술지(정기간행물)] - A. Hoffmann / 2001 / A novel methodology for the design of application-specific instruction- set processors (ASIPs) using a machine description language / IEEE Trans. CAD of Int. Circuits and Systems 20 (11) : 1338 ~ 1354
5. [학술대회논문] - P. Mishra / 2003 / Rapid exploration of pipelined processors through automatic generation of synthesizable RTL model / Proc. IEEE Int. Workshop on Rapid Syst. Prototyping : 226 ~ 232
2. [학술지(정기간행물)] - K. Choi / 2003 / Recent trends in the SoC design methodology / Mag. of the Institute of Electronics Engineers of Korea (IEEK) 30 (9) : 17 ~ 27
3. [학술대회논문] - A. Fauth / 1993 / Generation of hardware machine models from instruction set descriptions / Proc. IEEE Workshop VLSI Signal Proces.
4. [학술지(정기간행물)] - A. Hoffmann / 2001 / A novel methodology for the design of application-specific instruction- set processors (ASIPs) using a machine description language / IEEE Trans. CAD of Int. Circuits and Systems 20 (11) : 1338 ~ 1354
5. [학술대회논문] - P. Mishra / 2003 / Rapid exploration of pipelined processors through automatic generation of synthesizable RTL model / Proc. IEEE Int. Workshop on Rapid Syst. Prototyping : 226 ~ 232
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