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저자정보
Byoung-Joo Yoo (서울대학교) Ho-Young Song (서울대학교) Han-Kyu Chi (서울대학교) Woo-Rham Bae (서울대학교) Deog-Kyoon Jeong (서울대학교)
저널정보
대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.12 No.4
발행연도
2012.12
수록면
433 - 448 (16page)

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A source-synchronous receiver based on a delay-locked loop is presented. It employs a shared global calibration control between channels, yet achieves channel expandability for high aggregate I/O bandwidth. The global calibration control accomplishes skew calibration, equalizer adaptation, and phase lock of all the channels in a calibration period, resulting in the reduced hardware overhead and area of each data lane. In addition, the weightadjusted dual-interpolating delay cell, which is used in the multiphase DLL, guarantees sufficient phase linearity without using dummy delay cells, while offering a high-frequency operation. The proposed receiver is designed in the 90-㎚ CMOS technology, and achieves error-free eye openings of more than 0.5 UI across 9?28 inch Nelco4000-6 microstrips at 4?7 Gb/s and more than 0.42 UI at data rates of up to 9 Gb/s. The data lane occupies only 0.152 ㎟ and consumes 69.8 ㎽, while the rest of the receiver occupies 0.297 ㎟ and consumes 56.0 ㎽ at the 7-Gb/s data-rate and supply voltage of 1.35 V.
#Serial link #source-synchronous link #receiver (RX) #delay-locked loop (DLL) #continuoustime linear equalizer (CTLE) #dual-input interpolating delay cell

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. DESIGN CONSIDERATION
Ⅲ. ARCHITECTURE
Ⅳ. CIRCUIT DESCRIPTION
Ⅴ. MEASUREMENT RESULTS
Ⅵ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES

참고문헌 (21)

참고문헌 신청
1. [학술지(정기간행물)] - R. Farjad-Rad / 2000 / A 0.3-um CMOS 8-Gb/s 4-PAM Serial Link Transceiver / IEEE Journal of Solid- State Circuits 35 (5) : 757 ~ 764 google schola 2. [학술지(정기간행물)] - E. Teung / 2000 / A 2.4 Gb/s/pin simultaneous bidirectional parallel link with perpin skew compensation / IEEE Journal of Solid- State Circuits 35 (11) : 1619 ~ 1628 google schola 3. [학술지(정기간행물)] - 박홍준 / 200103 / HIGH-SPEED SIGNALING IN SDRAM BUS INTERFACE CHANNELS : REVIEW / JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE 1 (1) : 50 ~ 69 google schola 4. [학술지(정기간행물)] - J. L. Zerbe / 2003 / Equalization and Clock Recovery for a 2.5-10-Gb/s 2-PAM/4-PAM Backplane Transceiver Cell / IEEE Journal of Solid-State Circuits 38 (12) : 2121 ~ 2130 google schola 5. [학술지(정기간행물)] - F. O’Mahony / 2010 / A 47 x 10 Gb/s 1.4 mW/Gb/s Parallel Interface in 45 nm CMOS / IEEE Journal of Solid-State Circuits 45 (12) : 2828 ~ 2837 google schola

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