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저자정보
Sang-Pil Nam (서강대학교) Yong-Min Kim (서강대학교) Dong-Hyun Hwang (서강대학교) Hyo-Jin Kim (서강대학교) Tai-Ji An (서강대학교) Jun-Sang Park (서강대학교) Suk-Hee Cho (서강대학교) Gil-Cho Ahn (서강대학교) Seung-Hoon Lee (서강대학교)
저널정보
대한전자공학회 대한전자공학회 ISOCC ISOCC 2012 Conference
발행연도
2012.11
수록면
302 - 305 (4page)

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이 논문의 연구 히스토리 (2)

2012

A 10b 1MS/s-to-10MS/s 0.11㎛ CMOS SAR ADC for Analog TV Applications
Sang-Pil Nam ,  Yong-Min Kim ,  Dong-Hyun Hwang 외 7명 대한전자공학회 ISOCC 2012.11 학술대회자료
A Mismatch-Error Minimized Four-Channel Time-Interleaved 11b 150MS/s Pipelined SAR ADC
Sang-Pil Nam ,  Yong-Min Kim ,  Yong-Jin Shin 외 1명 대한전자공학회 ISOCC 2012.11 학술대회자료

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This work proposes a 10b 1MS/s-to-10MS/s 0.11㎛ CMOS SAR ADC optimizing power consumption and chip area for analog TV (NTSC/PAL) applications. The proposed DAC employs a 2-step (6b-4b) split-capacitor array with the V<SUB>CM</SUB>-based switching method for high power efficiency and small chip area. Additionally, a range-scaling technique is employed for a rail-to-rail input signal swing. The comparator accuracy is improved by offset cancellation techniques in the first-stage preamp. The prototype ADC in a 0.11㎛ CMOS technology demonstrates the measured DNL and INL within 1.07LSB and 1.66LSB, respectively. The ADC shows a maximum SNDR of 54.4㏈ and a maximum SFDR of 69.8㏈ at 10MS/s, respectively. The ADC with an active die area of 0.25㎟ consumes 2.3㎽ at a 1.2V and 10MS/s.
#analog-to-digital converter(ADC) #range-scaling #split-capacitor array #VCM-based switching #analog TV

목차

Abstract
Ⅰ. INTRODUCTION
Ⅱ. PROPOSED SAR ADC ARCHITECTURE
Ⅲ. CIRCUIT IMPLEMENTATION
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSION
REFERENCES

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