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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2012.11
- 수록면
- 467 - 471 (5page)
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4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 회로를 설계하였다. 제안한 회로는 최적화된 XOR-XNOR와 MUX로 구성하였다. 이 회로는 기존 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터 수가 16개 감소하였으며, 전파 지연시간은 33.8% 감소하였다. 제안한 회로는 삼성 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. 기존 회로
Ⅲ. 제안한 4-2 compressor
Ⅳ. 시뮬레이션 결과 및 비교
Ⅴ. 결론
참고문헌
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