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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 저널정보
- 대한전자공학회 JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE Journal of Semiconductor Technology and Science Vol.12 No.1
- 발행연도
- 2012.3
- 수록면
- 10 - 17 (8page)
이용수
초록· 키워드
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This paper presents a clock regenerator using two 2<SUP>nd</SUP> order Σ-Δ (sigma-delta) modulators for wide range of dividing ratio as defined in HDMI standard. The proposed circuit adopts a fractional-N frequency synthesis architecture for PLL-based clock regeneration. By converting the integer and decimal part of the N and CTS values in HDMI format and processing separately at two different Σ-Δ modulators, the proposed circuit covers a very wide range of the dividing ratio as HDMI standard. The circuit is fabricated using 0.18 ㎛ CMOS and shows 13 ㎽ power consumption with an on-chip loop filter implementation.
목차
Abstract
Ⅰ. INTRODUCTION
Ⅱ. PROPOSED ARCHITECTURE
Ⅲ. CIRCUIT DESIGN
Ⅳ. MEASUREMENT RESULTS
Ⅴ. CONCLUSIONS
ACKNOWLEDGMENTS
REFERENCES
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UCI(KEPA) : I410-ECN-0101-2013-569-001723005