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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 278 - 281 (4page)
이용수
초록· 키워드
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In this paper, a hardware design of an H.264/SVC video decoder is presented. Large size inter-coded pictures in a high frame rate require a high external memory bandwidth in decoding process. Inter-layer predictions of SVC further increase data transfer from or to an external memory. A cache-based motion compensation to sufficiently reduce overhead cycles for external SDRAM access and the bandwidth requirement is proposed. Much variation of macroblock processing cycles for CABAC decoding is another obstacle to design a SVC video decoder with macroblock based pipelining scheme. A frame level delaying method is proposed to remove the cycle variations, so that the decoder works with a steady throughput. The proposed SVC decoder shows HD1080p 60fps of decoding capability operating at 166.7MHz.
목차
Abstract
I. INTRODUCTION
II. ARCHITECTURE OF PROPOSED H.264/SVC DECODER
III. CACHE-BASED MOTION COMPENSATION USING MULTIBANKINTERLEAVED ACCESS
IV. CABAC-TO-CAVLC CONVERTER
V. EXPERIMENTAL RESULTS
VI. CONCLUSION
REFERENCES
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UCI(KEPA) : I410-ECN-0101-2013-569-001474934