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논문 기본 정보
- 자료유형
- 학술대회자료
- 저자정보
- 저널정보
- Korean Institute of Information Scientists and Engineers 한국정보과학회 학술발표논문집 한국정보과학회 2011가을 학술발표논문집 제38권 제2호(A)
- 발행연도
- 2011.11
- 수록면
- 12 - 15 (4page)
이용수
초록· 키워드
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최근 집적 회로의 공정기술이 발달함에 따라 칩의 집적도는 크게 향상되었다. 특히 칩 멀티 프로세서는 싱글 코어 프로세서에서 멀티 프로세서까지 발달하면서 연산능력이 크게 증가하게 되었다. 고성능과 저전력이라는 장점에도 불구하고 선로지연(wire delay), 연결망 문제 때문에 칩 멀티 프로세서는 성능의 향상에 제약을 받고 있다. 본 논문에서는 칩 멀티 프로세서의 성능저하에 영향을 미치는 요소들을 해결하기 위해 3차원 TSV 기술을 적용하여 기존의 2차원 L2 cache구조와 3차원 L2 cache구조를 비교하고자 한다. 다시 말해 3차원 구조에서 TSV로 연결하는 면적이 얼마나 되느냐에 따라 2차원 구조의 L2 cache 구조보다 3차원 L2 cache구조가 성능이 얼마나 향상되는지에 대해서 알아본다. 실험결과 3차원 L2 cache구조에서 processor core와 L2 cache를 TSV로 연결하는 비율이 많을수록 접근 latency는 줄어 들게 되어 성능이 증가함을 확인 할 수 있었다.
목차
요약
1. 서론
2. 모의실험
3. 실험 결과
4. 결론
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