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YoungGun Pu (건국대학교) Jun-Gi Jo (한양대학교) Changsik Yoo (한양대학교) Dojin Park (CoreLogic Inc.) Seong-Eon Park (CoreLogic Inc.) Suk-Joong Lee (CoreLogic Inc.) Kang-Yoon Lee (건국대학교)
저널정보
대한전자공학회 ITC-CSCC :International Technical Conference on Circuits Systems, Computers and Communications ITC-CSCC : 2008
발행연도
2008.7
수록면
433 - 436 (4page)

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This paper presents a low power CMOS frequency synthesizer for GPS application that can support multiple reference clocks. The frequency synthesizer has fractional-N phase locked loop structure with sigma-delta modulator to allow multiple reference clock frequencies. The measured phase noise is -126㏈c/㎐ at 1㎒ offset from the carrier. This chip is fabricated with 0.18㎛ CMOS technology, and the die area of the frequency synthesizer is 1.1㎜ × 1.05㎜. The power consumption is 18㎽ at 1.8V supply voltage.
#frequency synthesizer #low-power #GPS #phase noise

목차

Abstract
1. Introduction
2. Architecture
3. EXPERIMENTAL RESULTS
ACKNOWLEDGEMENT
References

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