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논문 기본 정보
- 자료유형
- 학술저널
- 저자정보
- 발행연도
- 2011.11
- 수록면
- 18 - 26 (9page)
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본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-㎛ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 ㎒@2.5V로 동작하여 164～212 Mbps의 성능을 갖는 것으로 평가되었다.
목차
요약
Abstract
Ⅰ. 서론
Ⅱ. LDPC 부호 및 복호 알고리듬
Ⅲ. 다중모드 LDPC 복호기 설계
Ⅳ. 설계검증 및 성능평가
Ⅴ. 결론
감사의 글
참고문헌
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1. [학술지(정기간행물)] - R.Gallager / 1962 / Low-Density Parity-Check Codes / IRE Trans.Info.Theory IT-8 : 21 ~ 28
2. [학술지(정기간행물)] - D.J.C. MacKay / 1996 / Near Shannon limit performance of low density parity check codes / IEE Electronic Letter 32 (18) : 1645 ~ 1646
3. [학술지(정기간행물)] - T. Rhicardson / 2001 / Efficient Encoding of Low Density Parity Check Codes / IEEE Trans.Inform.Theory 47 : 638 ~ 656
4. [학술지(정기간행물)] - C. Zhang / 2010 / Flexible LDPC Decoder Design for Multigigabit-per-Second Applications / IEEE Trans.Circuits and Systems-I 57 (1) : 116 ~ 124
5. [학술지(정기간행물)] - X. Zhang / 2011 / Efficient Partial-Parallel Decoder Architecture for Quasi-Cyclic Nonbinary LDPC Codes / IEEE Trans.Circuits and Systems-I 58 (2) : 402 ~ 414
2. [학술지(정기간행물)] - D.J.C. MacKay / 1996 / Near Shannon limit performance of low density parity check codes / IEE Electronic Letter 32 (18) : 1645 ~ 1646
3. [학술지(정기간행물)] - T. Rhicardson / 2001 / Efficient Encoding of Low Density Parity Check Codes / IEEE Trans.Inform.Theory 47 : 638 ~ 656
4. [학술지(정기간행물)] - C. Zhang / 2010 / Flexible LDPC Decoder Design for Multigigabit-per-Second Applications / IEEE Trans.Circuits and Systems-I 57 (1) : 116 ~ 124
5. [학술지(정기간행물)] - X. Zhang / 2011 / Efficient Partial-Parallel Decoder Architecture for Quasi-Cyclic Nonbinary LDPC Codes / IEEE Trans.Circuits and Systems-I 58 (2) : 402 ~ 414
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